書誌情報
SystemVerilogによるモデリングと論理合成 = RTL Modeling and Logic Synthesis with SystemVerilog : ハードウェア記述言語による回路設計の基礎
- 著者
- 篠塚一也 著
- 出版社
- 共立出版
- 出版年
- 2026年
- ISBN
- 9784320125926
- 分類
- 549 電子工学
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